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Valider 29d9920c rédigé par Eliah REBSTOCK's avatar Eliah REBSTOCK
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parent 0d1d5509
Aucune branche associée trouvée
Aucune étiquette associée trouvée
Aucune requête de fusion associée trouvée
Pipeline #1012 réussi
Étape : build
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En ligne Côte à côte
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avec 2 ajouts et 0 suppression
README.md
+ 2
− 0
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...@@ -2,6 +2,8 @@ ...@@ -2,6 +2,8 @@
[![pipeline status](https://git.iiens.net/brateau2015/diglog/badges/master/pipeline.svg)](https://git.iiens.net/brateau2015/diglog/commits/master) [![pipeline status](https://git.iiens.net/brateau2015/diglog/badges/master/pipeline.svg)](https://git.iiens.net/brateau2015/diglog/commits/master)
**IMPORTANT: We are not going to maintain this version of the code. The new project is under https://git.iiens.net/diglog**
Log (diglog + analog) is a graphical environment for entering circuit schematics, and for analog Log (diglog + analog) is a graphical environment for entering circuit schematics, and for analog
and digital circuit simulation. Please see [log/README](log/README) for more information. and digital circuit simulation. Please see [log/README](log/README) for more information.
......
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